威盛笔试题

candygreen

应试者１：

既然考过了，给后人做点贡献吧。
考题一共七套，应聘不同的职位采用不同考题。其实这欧都不知道，早上记起有威盛的笔
试，隐约记得好像是9点。到了一看，发现不到30人，当时心里还说，怪不得选这么小的教
室，有道理，呵呵！后来才知道笔试时间是而且后面来了很多人，四个人的桌子坐了5，6
个人还有很多兄弟站着答题，即使这样，还有很多人没地方，结果没让他们考试。这也罢
了，考到一半居然有人进来轰人，真是faint。考场才知道，于是随便选了一个logic。一
共十道题，
1.写你最近遇到的一个问题及解决方法，可以是工作上和生活上的任何事情英文做答。ea
sy，当作英文小短文写了。
2.有点忘了，好像是说除了ICs以外，还有一些什么东西的主要作用（忘了）
3.设计一个全加器
4.用CMOS技术画出用verilog表示的z=s?A:B的结构图。
5.也是跟verilog有关的，好像是给出时序，输入，设计什么东西之
类的，也记不太清！
6.给一个黑匣子，有输入X，时序CK，输出Y，给定settime Y和xx
xtime Z，问Y或者Z或者 Y+Z能否为negative time,why?应该是这样的
7.给你一堆名词，举例他们的作用。有PCI、ECC(?)、DDR、in
terrupt、pipeline
8.好像是设计一个自动售货机系统，卖soda水的，只能投进三种
硬币，要正确的找回钱数EDA中国门户网站 [+J/c c8Z I n"d
  给出详细的设计步骤和方法，画出框图，什么输入输出什么的自己定EDA中国门户网站

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9.10被轰出了教室，没看
个人感觉：考试及其混乱，可以看书，也经常有人相互交流。这么多
人居然着这么小一个教室，还考到一半被人轰了出来，真是让我对威盛的印象大打折扣。


应试者２

1　一个四级的Mux,其中第二级信号为关键信号如何改善timing
2　 一个状态机的题目用verilog实现不过这个状态机话的实在比较差很容易误解的
3　 卡诺图写出逻辑表达使...
4　 用逻辑们画出D触发器
5　给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有clock的delay,写出决定最
大时钟的因素同时给出表达式
6　c语言实现统计某个cell在某.v文件调用的次数(这个题目真bt)
7  cache的主要部分什么的
8  Asic的design flow....

应试者３

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首先感到他们的HR部门比较差，也许根本没有HR部门，因为昨天开始发笔试名单，用e-ma
il发的，但很多同学没收到，但其实是有笔试资格的。他们发的是群体邮件，
大概那些没收到的同学是因为邮箱服务器把他们的邮件给退了。听有人说他收到的邮件被
邮箱当作垃圾邮件了。我投的其他公司都是单独发的e-mail确认的。今天我笔试的是第6组
。题目如下：
1。解释setup和hold time violation，画图说明，并说明解决办法。
2。说说静态、动态时序模拟的优缺点。
3。用一种编程语言写n!的算法。
4。画出CMOS的图，画出tow-to-one mux gate。
5。说出你的最大弱点及改进方法。EDA中国门户网站 } Y)y G$O
6。说出你的理想。说出你想达到的目标。题目是英文出的，要用英文回答。
[就这些。大家投的组不一样，题目也不一样。

应试者４

1。用二选一搭出一个4选一的电路，问的没有这么直接， 给出了两个真值表，让你用具有
第一个真值表特性的模块来构造一个具有第二个真值表性质的电路
2。给出一个方波信号A，一个在方波某个posedge后一点点后assert的信号让你保证信号C
（B&A)是glitch free的
3.给出一个总线事务的控制信号关系.GRANT,STRAT,END.画出时序图.
 V3g9R FGuest并写出verilog code控制STRAT信号4_159_xxx转换进制Bin和Hex
5.解释Interupt
6.一道GRE 逻辑题.5辆car颜色不同,driver不同,MilersperGollen不同.
你判断car的driver,颜色,mpg


应试者５

考的都与CMOS有关，不少就是数电开头关于CMOS的一些电路。
1.画一个CMOS的二输入与非门2.画CMOS的反相器，Vo-Vi图，指出其中NMOS和PMOS的工作区
。
3.画.....没懂
4.画六个寄存器组成的RAM，说明哪些是存数据（？），哪些是time control line
5.描述阻抗的定义，比较在CMOS过程中，金属，xx，diffusion的阻抗
凭印象，各位大牛补充

应试者6

今年威盛笔试题目也许不是很难，但是最后我竟没做完（logic部分），感觉题目考察问题

很全面，考察的是基础和经验。没有经验和基础，想答好这套题不容易，也让我懂得，想
进名企不是那么容易的！ 我把我能记起来的题目跟大家分享，不全面的希望补充:
1. 仲裁器的两种模式算法。设计一个有三个设备的仲裁机制，画图说明，可以用自然语言

（有点基础，根据经验能写就多写 呵呵）
2. 序列检测。输出脉冲。（这个题目是最简单的，被我考虑复杂了，竟用了35分钟，555

题目没看仔细啊！而且卷面勾勾改改，郁闷中）
3.可控制信号检测机制，一个组合逻辑，就是与非门、或非门的一
个组合逻辑。根据图示，写出一组输入信号，和预期输出信号。（这个题目比较简单。）


4. 两头分别是一个触发器，中间是个组合逻辑，根据延迟，确定系
统最大频率。并考虑当延迟分别是mindelay和maxdelay时我们要考虑的关键时序问
题。（前者我考虑的是建立时间和保持时间是否满足时序要求，后者我考虑组合逻辑延时
问题，并说明可以用流水线解决。不一定对或者全面，大家讨论）。
6.有关fifo的问题。给出波形，考查fifo的概念。以及fifo数据宽度分
别为64bits和128bits时的层数。（此题如果设计过fifo估计就比较简单了,我凭感觉做的
答案，就不写了，.免得大家见笑啊 呵呵
做完以上的题目时，我就剩下十分钟了，第七题和第十题都是英文的，估计我看懂也要用

5分钟，索性不做了，呵呵!哪位大侠做了，就想想，发个贴子。   回忆这次笔试经历，我
分配时间缺乏经验，时间弄得很紧张。准备也不够充分，看到以往的笔试题，感觉比较简
单，等我亲自上考场。才发现不是那么回事。进入威盛，对于我来说也许成为泡影，但我
相信自己仍然有机会！！！
     我们那个教室安排了144个人笔试，结果只去了60人左右。不知道什么原因。

应试者7

共五道题,大致如下:
1.图示从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.
2.用perl或TCL/Tk实现一段字符串识别和比较的程序. (唉,都不懂)
3.画出一种CMOS的D锁存器的电路图和版图.
4.解释setup time和hold time的定义和在时钟信号延迟时的变化.
5.解释latch-up现象和Antenna effect和其预防措施.
这次的题目除了第二道题比较bt外,其他都还好.