华三通信（H3C）硬件开发工程师笔试面试经验

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需要对自己的项目比较明晰的了解。

传统五个步骤笔试，技术两面，素质面，缘分面笔试硬件相关，比较基础，牵扯到二进制十六进制等的转换、时序计算、运放设计、开关电源等，比较广但比较基础，需要对储存有一定的了解SPI/IIC等总线协议，以及那几个NAND。技术面就相对比较轻松了，其实我个人感觉我的笔试做的不是很好，当时有点灰心，因为别人的试卷都是满满当当的，我就写的很一般，技术面的时候就有点垂头丧气，但面试官很好，表示我只有一年工作经验还是很不错的，也有很大的潜力。
技术两面问的我做的项目，我之前做的都是控制类的，会牵扯到每个模块的细致，包括冲击电流的抑制，详细到用的PMOS的型号，有必要的话可能会画出整个电路图，矢网和示波器的一些指标和具体波形情况。但因为是自己实际做的项目，所以都比较了解，其实这个只要是自己做过的项目，应该都没什么问题。相对轻松，但是主要就是一二面刷人。素质面就是基本家庭情况，以及来华三的原因，职业规划等等，这些得好好回答，因为我答的不太好吧，有一项给我的分很低，但是基本不会刷人。最后boss缘分面，海聊，态度谦逊认真就可以了，基本把自己的期望和工作内容表述清楚我觉得就没啥问题。最后大概十天左右会受到测评，测评完了之后就是等OFFER。整个过程需要一个月，比较难等，需要做好心理准备。

如何提高同步系统中的工作时钟？
通过改变走线的方式来减小延时 以altera的器件为例，我们在quartus里 面的timing closure floorplan可以看到有很多条条块块，我们可以将条条块块按行和按列分，每一个条块代表1个LAB，每个LAB里有8个或者是10个LE。它们的走 线时延的关系如下：同一个LAB中（最快） < 同列或者同行 < 不同行且不同列。我们通过给综合器加适当的约束（约束要适量，一般以加5%裕量较为合适，比如电路工作在100Mhz，则加约束加到105Mhz就可以 了，过大的约束效果反而不好，且极大增加综合时间）可以将相关的逻辑在布线时尽量布的靠近一点，从而减少走线的时延。 通过拆分组合逻辑的方法来减小延时 由于一般同步电路都不止一级锁存而要使电路稳定工作，时钟周期必须满足最大延时要求，缩短最长延时路径，才可提高电路的工作频率。如图7所 示：我们可以将较大的组合逻辑分解为较小的几块，中间插入触发器，这样可以提高电路的工作频率。这也是所谓“流水线”（pipelining）技术的基本 原理。它时钟频率受制于第二个较大的组合逻辑的延时，通过适当的方法平均分配组合逻辑，可以避免在两个触发器之间出现过大的延时，消除速度瓶颈。