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share一下nvidia ASIC design的笔试..zz
发信人: pray (pray for a good job), 信区: job
标 题: share一下nvidia ASIC design的笔试..
发信站: 饮水思源 (2007年11月03日11:55:06 星期六), 站内信件
搭车share ASIC design的题目，有些已经不记得了。。。
规定：英语作答，不能写Verilog，必须用门电路表示
1. 设计A[9:0]*1101.10111的电路，要求用尽可能少的门
2. 设计地址生成器，要求依次输出以下序列：
0,8,2,10,4,12,...,15,
16,24,18,26,...,31,
32,40,34,42,...,47,
48,56,50,58,...,63,
64,72,66,76,...,79
3. 什么是CTS？为什么要CTS？
4.
5. 四道True or False
6.
7. 问图中clock gating有什么问题？如何改良？
8. 读report_timing的表，回答：
1)是setup time report还是hold time report?
2)时钟频率多少？
9. 温度上升or下降时性能下降，问降低Vdd和降低频率去改良首选那种？why？
10. 详细论述为什么clock gating可以降低功耗?
【 在 nilijun (地中海边|容忍，对你永远容忍^_^) 的大作中提到: 】
: 考前就抱着抄题目的目的去的...可惜全英文...抄不下来...
: 两部份
: 第一部分5道技术题
: 前两道verilog的题目,我题都看明白了,但是不太懂,凭借以前上VHDL几节课的经验随便
: 写写
: 一个是给两组code,让你比较哪个好,第二个比第一个多判定一次
: always @(count)好像
: 另一个是优化代码节约硬件成本...
: 第三题是 layout算电流,看看是不是超过一定数值,是不是会引起elctromigration,大概
: 是电子跃迁?我也涂了一点
: .................（以下省略）
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※ 来源:·饮水思源 bbs_sjtu_edu_cn·[FROM: 58.196.144.86]
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发表于 2008-8-22 10:01
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