珠海炬力笔试题（unknown）

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珠海炬力笔试题（部分、答案仅供参考）
Qing Gao shou zhi jiao

1．        降低NMOS的开启电压VT的方法，哪种无效？   C
A.        减少衬底的P型掺杂浓度
B.        减少氧化层厚度
C.        增加源漏极的N型掺杂浓度
D.        减少沟道长度
2．        IO PAD 的设计，一般不常考虑的因素     D   
A.        ESD特性
B.        驱动能力
C.        施密特触发器
D.        衬偏效应
3．        逻辑电路低功耗设计中，无效的方法     C
A.        采用慢速设计
B.        减少信号翻转
C.        减少IC面积
D.        采用较慢速的时钟。

1．        写出序列探测器“11000”的RTL代码。
module(data_in,reset,clk,find);
input data_in,reset,clk;
output data_out;

parameter S0=0,S1=1,S2=2,S3=3,S4=4;
reg[2:0] state;
wire[2:0]next_state;

assign find=0;
always @(state)
  case(state)
     S0: begin
          find=0;
          if(data_in)
            next_state=S1;
          else
            next_state=S0;
         end
     S1: begin
          find=0;
          if(data_in)
            next_state=S2;
          else
            next_state=S0;
         end
     S2: begin
          find=0;
          if(!data_in)
            next_state=S3;
          else
            next_state=S0;
         end
     S3: begin
          find=0;
          if(!data_in)
            next_state=S4;
          else
            next_state=S0;
         end
     S4: begin
          if(!data_in)
            find=1;
          else
            find=0;
          next_state=S0;
    endcase

always@(posedge clk or negedge reset)
  if(!reset)
    begin
      state<=S0;
    end
  else
    stata<=next_state;

endmodule

hzerock

很感谢，:83)

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谢谢放松点

gxzhou

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珠海炬力笔试题（部分、答案仅供参考） Qing Gao shou zhi jiao 1． 降低NMOS的开启电压VT的方法，哪种无效？ C A. 减少衬底的P型掺杂浓度 B. 减少氧化层厚度 C. 增加源漏极的N型掺杂浓度 D. 减少沟道长度 2． IO PAD 的设计，一般不常考虑的因素 D A. ESD特性 B. 驱动能力 C. 施密特触发器 D. 衬偏效应 3． 逻辑电路低功耗设计中，无效的方法 C A. 采用慢速设计 B. 减少信号翻转 C. 减少IC面积 D. 采用较慢速的时钟。 1． 写出序列探测器“11000”的RTL代码。 module(data_in,reset,clk,find); input data_in,reset,clk; output data_out; parameter S0=0,S1=1,S2=2,S3=3,S4=4; reg[2:0] state; wire[2:0]next_state; assign find=0; always @(state) case(state) S0: begin find=0; if(data_in) next_state=S1; else next_state=S0; end S1: begin find=0; if(data_in) next_state=S2; else next_state=S0; end S2: begin find=0; if(!data_in) next_state=S3; else next_state=S0; end S3: begin find=0; if(!data_in) next_state=S4; else next_state=S0; end S4: begin if(!data_in) find=1; else find=0; next_state=S0; endcase always@(posedge clk or negedge reset) if(!reset) begin state<=S0; end else stata<=next_state; endmodule

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