今天威盛logic design的笔经

吃吃

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好多题ms以前考过

1.15个名词解释
2.或门CMOS电路；异或用mux怎么搭
3.一道生成计数序列的verilog+counter综合
4_arbitor设计

选做（5选2）：
1.一道fifo的题，很长。。。。
2.一道时序参数的题，简单
3.把一个.v文件中的所有module每个单独放在一个.v文件里（用perl应该很简单）
还有两道，忘了