威盛VIA ASIC笔试10月北京

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在讨论区看过许多笔试回忆，受益匪浅，10月20号参加了VIA的Digital ASIC design职位的笔试，也分享给大家。

第一题，同步复位和异步复位区别，用verilog编写具有同步复位D触发器。
第二题，给出了一个组合逻辑，写出化简表达式。
第三题，ASIC设计流程，需要用到什么EDAtool。
第四题，什么是亚稳态，产生原因，避免方法。
第五题，离散时间信号的画图题。
第六题，-11的原码，补码，反码。
第七题，设计Verilog的状态机测试10100的输入。
第八题，给出一个电路，给出每个单元的delay和setup时间hold time，求最小周期。
第九题，异步FIFO原理，用Verilog实现FULL信号的控制。
第十题，减少CPI两个方法，影响流水线性能的因素。